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dram容量計算的問題，我們搜遍了碩博士論文和台灣出版的書籍，推薦吳寧寫的 微型計算機原理及應用（第4版） 和（美）戴維·A.帕特森的 計算機組成與設計：硬件/軟件接口（ARM版）都 可以從中找到所需的評價。
另外網站資料表示法也說明：電腦記憶體容量大小的單位通常用KB、TB、GB或MB表示，單位由小到大的. 排列為？ (A) ... D. 1 byte ＝ 8 bit，以二元計算方式來計算，最多有216的符號，216＝65536。 A8. C.
這兩本書分別來自電子工業 和機械工業所出版 。
國立陽明交通大學 電子研究所 侯拓宏所指導 陳昱豪的 氧化鉿鋯鐵電記憶體之疲勞恢復與非晶氧化鎵銦鋅通道整合 （2021），提出dram容量計算關鍵因素是什麼，來自於鐵電氧化鉿、鐵電次循環行為、極化疲勞、疲勞恢復、鐵電場效電晶體、非晶氧化物半導體。
而第二篇論文國立臺灣大學 資訊工程學研究所 郭大維、張原豪所指導 王韋程的 基於非揮發性記憶體系統之高效能類神經網路的模糊運算策略 （2020），提出因為有 非揮發性記憶體系統、儲存系統、類神經網路、效能、模糊運算的重點而找出了 dram容量計算的解答。
最後網站DDR SDRAM容量计算- 这人很有趣則補充：SDRAM容量计算 计算可寻址单元的数量（不考虑位/字节/字） 地址线数（管脚数）：11(A0-A10) bank线数：2(BA0-BA1) 最大行线数=11(例如地址线的编号) ...
微型計算機原理及應用（第4版）
為了解決dram容量計算 的問題，作者吳寧 這樣論述：
本書是“十二五”普通高等教育本科國家級規劃教材和國家精品課程建設成果，力求做到“基礎性、系統性、實用性和先進性”的統一。 全書共8章，包括電腦基礎、80x86/Pentium微處理器、80x86/Pentium指令系統、組合語言程式設計、半導體記憶體、輸入/輸出和中斷、微型機介面技術和微型計算機系統的發展等。該書為任課老師提供電子課件和附錄清單。 本書適合作為高校工科各專業微機原理及應用（或微機原理與介面技術）課程教材，也可作為考研參考書和從業人員的參考手冊。 吳甯，博士生導師，中國電子學會高級會員。1982 年畢業於中國科學技術大學無線電系後繼續在該校攻讀碩士學
位，1985年獲通信與電子系統專業工學碩士學位。 1985 年6月至今在南京航空航太大學電子工程系任教。主要從事信號獲取與處理，數位系統設計與自動測試，電子系統集成與專用積體電路設計技術領域的教學科研工作。先後承擔了"921”國家重點工程、航空基金、江蘇省自然科學基金、國防重點型號等科研課題數十項，獲省部級科技進步獎4項。其中重大科研項目有：研究數位系統設計、驗證與測試一體化的原理和方法（航空基金），並開發了相關的軟體平臺用於數位系統設計、驗證與測試；設計並研製"神舟號”載人飛船熱控系統地面 類比試驗台（"921”國家重點工程），用於載人飛船熱控系統地面類比裝置的原理性試驗研究及系統部件的
性能測試，為船用液體冷卻回路主動熱控系統提供試驗資料；基於動態路徑分配的低功耗高性能片上網路關鍵技術研究（江蘇省自然科學基金）；高速資料獲取與測控系統，用於國防重點型號燃油、液壓系統的設計和 性能測試研究；數位元影像處理與目標識別（航空基金），主要研究小波變換在圖像壓縮處理中的應用及逆合成孔徑雷達飛機圖像的後處理、特徵提取、分類與識別；雷達發射及接收元件故障測試方法研究與實現，當雷達發射或接收元件發生故障時，能夠自動快速定位故障並隔離至元件級。 第1章 電腦基礎 1 1．1 電腦及系統組成 1 1．1．1 微型電腦硬體系統組成 2 1．1．2 微型電腦軟體系統 7 1．1．
3 微型電腦中指令執行的基本過程 7 1．1．4 微型電腦性能的評估指標 10 1．2 電腦中數值資料資訊的表示 12 1．2．1 機器數和真值 12 1．2．2 數的表示方法――原碼、反碼和補數 13 1．2．3 補數的運算 16 1．2．4 定點數與浮點數 17 1．2．5 BCD碼及其十進位調整 20 1．3 電腦中非數值資料的資訊表示 22 1．3．1 西文資訊的表示 22 1．3．2 中文資訊的表示 23 習題1 24 第2章 微處理器 25 2．1 微處理器概述 25 2．2 80x86/Pentium微處理器的內部結構 28 2．2．1 8086/8088 CPU基本結構 28
2．2．2 80386 CPU內部結構 34 2．2．3 80x87數學輔助處理器 48 2．2．4 Pentium CPU內部結構 51 2．2．5 Pentium系列其他微處理器 56 2．3 微處理器的主要引腳及功能 56 2．3．1 8086/8088 CPU引腳功能 56 2．3．2 80386 CPU主要引腳功能 61 2．3．3 Pentium CPU主要引腳功能 62 2．4 系統匯流排與典型時序 64 2．4．1 CPU系統匯流排及其操作 64 2．4．2 基本匯流排操作時序 65 2．4．3 特殊匯流排操作時序 67 2．5 典型CPU應用系統 69 2．5．1 8086
/8088支援晶片 69 2．5．2 8086/8088單CPU（最小模式）系統 73 2．5．3 8086/8088多CPU（最大模式）系統 74 2．6 CPU的工作模式 77 2．6．1 真實位元址模式 77 2．6．2 保護模式 77 2．6．3 虛擬8086模式 78 2．6．4 系統管理模式 78 習題2 78 第3章 微處理器指令系統 81 3．1 指令格式 81 3．2 定址方式 83 3．2．1 定址方式與有效位元址EA的概念 83 3．2．2 80x86/Pentium各種定址方式 83 3．2．3 80x86/Pentium記憶體定址的段約定 86 3．2．4 幾種處理
器定址方式比較 87 3．3 8086/8088 CPU指令系統 88 3．3．1 資料傳送類指令 88 3．3．2 算數運算類指令 92 3．3．3 邏輯運算與移位元元指令 98 3．3．4 串操作指令 101 3．3．5 控制轉移類指令 104 3．3．6 處理器控制類指令 111 3．4 80x86/Pentium CPU指令系統 112 3．4．1 80286 CPU的增強與增加指令 113 3．4．2 80386 CPU的增強與增加指令 115 3．4．3 80486 CPU增加的指令 117 3．4．4 Pentium系列CPU增加的指令 117 3．5 80x87浮點運算指令 1
20 3．5．1 80x87的資料類型與格式 120 3．5．2 浮點寄存器 121 3．5．3 80x87指令簡介 121 習題3 122 第4章 組合語言程式設計 127 4．1 程式設計語言概述 127 4．2 組合語言的程式結構與語句格式 129 4．2．1 組合語言來源程式的框架結構 129 4．2．2 組合語言的語句 130 4．3 組合語言的虛擬指令 134 4．3．1 基本虛擬指令語句 134 4．3．2 80x86/Pentium CPU擴展虛擬指令 146 4．4 組合語言程式設計方法 149 4．4．1 程式設計的基本過程 149 4．4．2 順序結構程式設計 150
4．4．3 分支結構程式設計 151 4．4．4 迴圈結構程式設計 155 4．4．5 副程式設計與調用技術 158 4．5 模組化程式設計技術 167 4．5．1 模組化程式設計的特點與規範 167 4．5．2 程式中模組間的關係 168 4．5．3 模組化程式設計舉例 168 4．6 綜合應用程式設計舉例 170 4．6．1 16位元真實模式程式設計 170 4．6．2 基於32位元元指令的真實模式程式設計 174 4．6．3 基於多媒體指令的真實模式程式設計 175 4．6．4 保護模式程式設計 177 4．6．5 浮點指令程式設計 180 4．7 組合語言與C/C++語言混合程式設計
181 4．7．1 內嵌模組方法 181 4．7．2 多模組混合程式設計 181 習題4 184 第5章 半導體記憶體 188 5．1 半導體記憶體概述 188 5．1．1 半導體記憶體的分類 189 5．1．2 存儲原理與位址解碼 190 5．1．3 主要性能指標 192 5．2 隨機存取記憶體（RAM） 193 5．2．1 靜態RAM（SRAM） 193 5．2．2 動態RAM（DRAM） 196 5．2．3 隨機存取記憶體RAM的應用 198 5．3 唯讀記憶體（ROM） 201 5．3．1 掩膜ROM和PROM 201 5．3．2 EPROM（可擦除的PROM） 202 5．4 記憶
體連接與擴充應用 207 5．4．1 記憶體晶片選擇 207 5．4．2 記憶體容量擴充 209 5．4．3 RAM存儲模組 210 5．5 CPU與記憶體的典型連接 212 5．5．1 8086/8088 CPU的典型記憶體連接 212 5．5．2 80386/Pentium CPU的典型記憶體連接 214 5．6 微機系統的記憶體結構 215 5．6．1 分級存儲結構 216 5．6．2 快取記憶體Cache 216 5．6．3 虛擬記憶體與段頁結構 218 習題5 219 第6章 輸入/輸出和中斷 220 6．1 輸入/輸出及介面 220 6．1．1 I/O資訊的組成 220 6．1．
2 I/O介面概述 220 6．1．3 I/O埠的編址 221 6．1．4 簡單的I/O介面 224 6．2 輸入/輸出的傳送方式 225 6．2．1 程式控制的輸入/輸出 225 6．2．2 中斷控制的輸入/輸出 228 6．2．3 直接資料通道傳送 229 6．3 中斷技術 230 6．3．1 中斷的基本概念 230 6．3．2 中斷優先權 232 6．4 80x86/Pentium中斷系統 234 6．4．1 中斷結構 234 6．4．2 中斷向量表 236 6．4．3 中斷回應過程 237 6．4．4 80386/80486/Pentium CPU中斷系統 239 6．5 8259A可
程式設計中斷控制器 242 6．5．1 8259A晶片的內部結構與引腳 243 6．5．2 8259A晶片的工作過程及工作方式 244 6．5．3 8259A命令字 247 6．5．4 8259A晶片應用舉例 252 6．6 中斷程式設計 256 6．6．1 設計方法 256 6．6．2 中斷程式設計舉例 258 習題6 261 第7章 微型機介面技術 265 7．1 介面技術概述 265 7．2 可程式設計定時/計數器 266 7．2．1 可程式設計定時/計數器8253 267 7．2．2 可程式設計定時/計數器8254 273 7．3 可程式設計平行介面 274 7．3．1 可程式設計平
行介面晶片8255A 274 7．3．2 平行埠印表機介面應用 281 7．3．3 鍵盤和顯示器介面 285 7．4 序列介面與串列通信 289 7．4．1 串列通信的基本概念 289 7．4．2 可程式設計串列通信介面8251A 295 7．4．3 可程式設計非同步通信介面INS8250 302 7．4．4 通用序列匯流排USB 302 7．4．5 I2C與SPI串列匯流排 305 7．5 DMA控制器介面 307 7．5．1 8237A晶片的基本功能和引腳特性 307 7．5．2 8237A晶片內部寄存器與程式設計 309 7．5．3 8237A應用與程式設計 312 7．6 類比量輸入/
輸出介面 314 7．6．1 概述 314 7．6．2 並行和串列D/A轉換器 315 7．6．3 並行和串列A/D轉換器 321 習題7 329 第8章 微型電腦系統的發展 332 8．1 微型電腦體系結構及系統匯流排 332 8．1．1 微型電腦體系結構 332 8．1．2 系統外部匯流排 335 8．2 工作站 338 8．2．1 配置和功能 338 8．2．2 分類 338 8．2．3 工作站的特點 339 8．3 伺服器 340 8．3．1 分類 340 8．3．2 硬體特點 341 8．3．3 外形 342 8．3．4 電腦、工作站和伺服器 343 8．4 SoC與嵌入式系統 3
43 8．4．1 SoC 343 8．4．2 嵌入式系統 345 8．5 多核處理器 347 8．5．1 發展歷程 347 8．5．2 多核技術 348 8．5．3 多核處理器開發應用 349 8．6 平行計算與分散式運算 349 8．6．1 平行計算 349 8．6．2 分散式運算 351 8．6．3 雲計算、集群計算及網格計算 353 參考文獻 356
氧化鉿鋯鐵電記憶體之疲勞恢復與非晶氧化鎵銦鋅通道整合
為了解決dram容量計算 的問題，作者陳昱豪 這樣論述：
如何以節能的方式處理大量數據是未來包括大數據、人工智能、物聯網、自動駕駛汽車和高性能計算等領域中最重要的問題。鐵電記憶體因其高CMOS兼容性、高操作速度和低能耗而被視為實現未來以數據為中心的計算之關鍵元件。對於像鐵電隨機存取記憶體或鐵電穿隧記憶體這樣的電容式鐵電記憶體，其中一個重要的挑戰是在快速且低電壓操作下由不飽和極化切換造成的嚴重極化疲勞。不飽和極化切換造成的極化疲勞可以藉由電場去除累積的電荷來回復。然而，大部分的研究只嘗試透過雙向的大電場來回復。在第二章中，我們藉由使用不同電壓，不同脈衝時間，不同操作次數以及不同方向的電場來探討極化疲勞回復的行為。我們是第一個指出操作次數是極化疲勞回復
的關鍵且極化疲勞不可被單極性的電場回復。這暗示鐵電翻轉對於移除累積的電荷扮演重要的腳色。我們引用一個鐵電翻轉引發電流注入的模型來解釋此行為。最後我們在1.5V的低操作電壓下，透過大電場回復使操作次數進步了104次到達總共1010次操作。使用非晶氧化物半導體的鐵電電晶體目前被視為有潛力取代快閃記憶體的人選。因為其低製程溫度可以實現具有高頻寬及高容量特性的三維層積型整合。 然而，目前許多使用非晶氧化物半導體的鐵電電晶體都遇到了高操作電壓以及低操作速度的問題。同時，目前針對改良使用非晶氧化物半導體的鐵電電晶體的討論非常少。在第三章中，我們全面研究了用於三維、低電壓應用、具有非晶氧化銦鎵鋅通道的單柵極
氧化鋯鉿鐵電電晶體。我們是第一個針對此元件提出考慮了電荷捕捉效應，負載電容，以及通道漂浮電壓的優化指南。
計算機組成與設計：硬件/軟件接口（ARM版）
為了解決dram容量計算 的問題，作者（美）戴維·A.帕特森 這樣論述：
本書由2017年圖靈獎得主Patterson和Hennessy共同撰寫，是電腦體系結構領域的經典教材，強調軟硬體協同設計及其對性能的影響。 本書採用ARMv8體系結構,講解硬體技術、組合語言、電腦算數運算、流水線、記憶體層次結構以及I/O的基本原理。新內容涵蓋平板電腦、雲基礎設施、ARM（行動計算裝置）以及x86（雲計算）體系結構，新實例包括IntelCorei7、ARMCortex-A53以及NVIDIAFermiGPU。本書適合作為高等院校電腦專業的教材，也適合廣大專業技術人員參考。 出版者的話 讚譽 譯者序 前言 作者簡介 第1章 電腦的抽象與技術 1 1.1 引言
1 1.1.1 電腦應用的分類和特點 2 1.1.2 歡迎來到後PC時代 3 1.1.3 你能從本書中學到什麼 4 1.2 電腦體系結構中的8個偉大思想 6 1.2.1 面向摩爾定律的設計 6 1.2.2 使用抽象簡化設計 7 1.2.3 加速大概率事件 7 1.2.4 通過並行提高性能 7 1.2.5 通過流水線提高性能 7 1.2.6 通過預測提高性能 7 1.2.7 記憶體層次結構 7 1.2.8 通過冗餘提高可靠性 7 1.3 程式表像之下 8 1.4 硬體包裝之下 10 1.4.1 顯示器 11 1.4.2 觸控式螢幕 12 1.4.3 打開主機殼 13 1.4.4 資料的安全存儲
15 1.4.5 與其他電腦通信 16 1.5 處理器和記憶體製造技術 17 1.6 性能 20 1.6.1 性能的定義 20 1.6.2 性能的度量 22 1.6.3 CPU的性能及其度量因素 24 1.6.4 指令的性能 24 1.6.5 經典的CPU性能公式 25 1.7 功耗牆 28 1.8 滄海巨變：從單一處理器向多處理器轉變 29 1.9 實例：Intel Core i7基準測試 32 1.9.1 SPEC CPU基準測試程式 32 1.9.2 SPEC功耗基準測試程式 34 1.10 謬誤與陷阱 34 1.11 本章小結 36 1.12 歷史觀點與拓展閱讀 37 1.13 練習
題 38 第2章 指令：電腦的語言 42 2.1 引言 42 2.2 電腦硬體的操作 44 2.3 電腦硬體的運算元 46 2.3.1 記憶體運算元 47 2.3.2 常數或立即數運算元 50 2.4 有符號數和無符號數 51 2.5 電腦中指令的表示 56 2.6 邏輯操作 61 2.7 決策指令 64 2.7.1 迴圈 65 2.7.2 邊界檢查的簡便方法 67 2.7.3 case/switch語句 67 2.8 電腦硬體對過程的支援 68 2.8.1 使用更多的寄存器 69 2.8.2 過程嵌套 71 2.8.3 在棧中為新資料分配空間 73 2.8.4 在堆中為新資料分配空間 74
2.9 人機交互 76 2.10 LEGv8中的寬立即數和地址的定址 79 2.10.1 寬立即數 79 2.10.2 分支中的定址 80 2.10.3 LEGv8定址模式總結 82 2.10.4 機器語言解碼 82 2.11 並行與指令：同步 86 2.12 翻譯並啟動程式 88 2.12.1 編譯器 88 2.12.2 彙編器 89 2.12.3 連結器 90 2.12.4 載入器 92 2.12.5 動態連結程式庫 92 2.12.6 啟動Java程式 94 2.13 綜合實例：C排序程式 95 2.13.1 swap過程 95 2.13.2 sort過程 97 2.14 陣列和指標
101 2.14.1 用陣列實現clear 102 2.14.2 用指針實現clear 102 2.14.3 比較兩個版本的clear 103 2.15 高級主題：編譯C和解釋Java 104 2.16 實例：MIPS指令集 104 2.17 實例：ARMv7（32位元）指令集 105 2.18 實例：x86指令集 106 2.18.1 Intel x86的演進 107 2.18.2 x86寄存器和資料定址模式 108 2.18.3 x86整數操作 110 2.18.4 x86指令編碼 112 2.18.5 x86總結 112 2.19 實例：ARMv8指令集的其他部分 113 2.19.1
完整的ARMv8整數算術邏輯指令 114 2.19.2 完整的ARMv8整數資料傳輸指令 116 2.19.3 完整的ARMv8分支指令 117 2.20 謬誤與陷阱 118 2.21 本章小結 119 2.22 歷史觀點與拓展閱讀 121 2.23 練習題 121 第3章 電腦的算數運算 128 3.1 引言 128 3.2 加法和減法 128 3.3 乘法 131 3.3.1 順序乘法演算法及硬體 131 3.3.2 有符號乘法 134 3.3.3 更快速的乘法 134 3.3.4 LEGv8中的乘法 134 3.3.5 小結 135 3.4 除法 135 3.4.1 除法演算法及硬體
135 3.4.2 有符號除法 137 3.4.3 更快速的除法 138 3.4.4 LEGv8中的除法 138 3.4.5 小結 139 3.5 浮點運算 140 3.5.1 浮點表示 141 3.5.2 異常和中斷 142 3.5.3 IEEE 754浮點標準 142 3.5.4 浮點加法 145 3.5.5 浮點乘法 148 3.5.6 LEGv8中的浮點指令 150 3.5.7 算術精確性 154 3.5.8 小結 156 3.6 並行與電腦算術：子字並行 157 3.7 實例：x86中的流處理SIMD擴展和高級向量擴展 158 3.8 實例：其他的ARMv8算術指令 160 3.8.
1 完整的ARMv8整數和浮點算術指令 160 3.8.2 完整的ARMv8 SIMD指令 161 3.9 加速：子字並行和矩陣乘法 163 3.10 謬誤與陷阱 166 3.11 本章小結 168 3.12 歷史觀點與拓展閱讀 171 3.13 練習題 171 第4章 處理器 175 4.1 引言 175 4.1.1 一種基本的LEGv8實現 176 4.1.2 實現概述 176 4.2 邏輯設計的一般方法 178 4.3 建立資料通路 180 4.4 一種簡單的實現機制 187 4.4.1 ALU控制 187 4.4.2 主控制單元的設計 188 4.4.3 資料通路的操作 191 4.
4.4 完成控制單元 194 4.4.5 為什麼不使用單週期實現 195 4.5 流水線概述 197 4.5.1 面向流水線的指令集設計 200 4.5.2 流水線冒險 200 4.5.3 流水線概述小結 206 4.6 流水線資料通路及其控制 207 4.6.1 圖形化表示的流水線 215 4.6.2 流水線控制 218 4.7 數據冒險：旁路與阻塞 221 4.8 控制冒險 231 4.8.1 假定分支不發生 231 4.8.2 減少分支延遲 232 4.8.3 動態分支預測 234 4.8.4 流水線小結 236 4.9 異常 236 4.9.1 LEGv8體系結構中的異常處理 237
4.9.2 流水線實現中的異常 238 4.10 指令級並行 241 4.10.1 推測的概念 242 4.10.2 靜態多發射 243 4.10.3 動態多發射 246 4.10.4 動態流水線調度 247 4.10.5 能耗效率與高級流水線 249 4.11 實例：ARM Cortex-A53和Intel Core i7流水線 250 4.11.1 ARM Cortex-A53 251 4.11.2 Intel Core i7 920 253 4.11.3 Intel Core i7 920的性能 255 4.12 加速：指令級並行和矩陣乘法 256 4.13 高級主題：採用硬體設計語言描
述和建模流水線的數位設計技術以及更多流水線示例 258 4.14 謬誤與陷阱 258 4.15 本章小結 259 4.16 歷史觀點與拓展閱讀 260 4.17 練習題 260 第5章 大容量和高速度：開發記憶體層次結構 271 5.1 引言 271 5.2 記憶體技術 275 5.2.1 SRAM技術 275 5.2.2 DRAM技術 275 5.2.3 快閃記憶體 277 5.2.4 磁碟記憶體 277 5.3 cache的基本原理 279 5.3.1 cache訪問 280 5.3.2 cache缺失處理 285 5.3.3 寫操作處理 285 5.3.4 cache實例：Intrin
sity FastMATH處理器 287 5.3.5 小結 289 5.4 cache性能的評估和改進 289 5.4.1 通過更靈活的塊放置策略來減少cache缺失 292 5.4.2 在cache中查找塊 295 5.4.3 替換塊的選擇 296 5.4.4 使用多級cache減少缺失代價 297 5.4.5 通過分塊進行軟體優化 299 5.4.6 小結 303 5.5 可信記憶體層次結構 303 5.5.1 失效的定義 303 5.5.2 糾1檢2漢明碼（SEC/DED） 305 5.6 虛擬機器 308 5.6.1 虛擬機器監視器的要求 309 5.6.2 指令集體系結構（缺乏）對虛
擬機器的支援 309 5.6.3 保護和指令集體系結構 310 5.7 虛擬記憶體 310 5.7.1 頁的存放和查找 313 5.7.2 缺頁故障 315 5.7.3 用於大型虛擬位址的虛擬記憶體 316 5.7.4 關於寫 318 5.7.5 加快位址轉換：TLB 318 5.7.6 Intrinsity FastMATH TLB 319 5.7.7 集成虛擬記憶體、TLB和cache 322 5.7.8 虛擬記憶體中的保護 323 5.7.9 處理TLB缺失和缺頁 324 5.7.10 小結 326 5.8 記憶體層次結構的一般框架 328 5.8.1 問題1：塊放在何處 328 5.8
.2 問題2：如何找到塊 329 5.8.3 問題3：cache缺失時替換哪一塊 330 5.8.4 問題4：寫操作如何處理 330 5.8.5 3C：一種理解記憶體層次結構行為的直觀模型 331 5.9 使用有限狀態機控制簡單的cache 332 5.9.1 一個簡單的cache 333 5.9.2 有限狀態機 333 5.9.3 一個簡單cache控制器的有限狀態機 335 5.10 並行與記憶體層次結構：cache一致性 336 5.10.1 實現一致性的基本方案 337 5.10.2 監聽協議 337 5.11 並行與記憶體層次結構：廉價冗餘磁碟陣列 339 5.12 高級主題：實現c
ache控制器 339 5.13 實例：ARM Cortex-A53和Intel Core i7的記憶體層次結構 339 5.14 實例：ARMv8系統的剩餘部分以及特殊指令 343 5.15 加速：cache分塊和矩陣乘法 345 5.16 謬誤與陷阱 346 5.17 本章小結 349 5.18 歷史觀點與拓展閱讀 350 5.19 練習題 350 第6章 並行處理器：從用戶端到雲 362 6.1 引言 362 6.2 創建並行處理常式的難點 364 6.3 SISD、MIMD、SIMD、SPMD和向量 367 6.3.1 x86中的SIMD：多媒體擴展 368 6.3.2 向量 368
6.3.3 向量與標量 370 6.3.4 向量與多媒體擴展 370 6.4 硬體多執行緒 372 6.5 多核和其他共用記憶體多處理器 375 6.6 圖形處理單元 378 6.6.1 NVIDIA GPU體系結構簡介 379 6.6.2 NVIDIA GPU存儲結構 380 6.6.3 正確理解GPU 381 6.7 集群、倉儲式電腦和其他消息傳遞多處理器 383 6.8 多處理器網路拓撲簡介 386 6.9 與外界通信：集群網路 389 6.10 多處理器基準測試程式和性能模型 389 6.10.1 性能模型 391 6.10.2 Roof?line模型 392 6.10.3 兩代Op
teron的比較 393 6.11 實例：Intel Core i7 960和NVIDIA Tesla GPU的評測及Roof?line模型 396 6.12 加速：多處理器和矩陣乘法 399 6.13 謬誤與陷阱 402 6.14 本章小結 403 6.15 歷史觀點與拓展閱讀 405 6.16 練習題 405 附錄A 邏輯設計基礎 414 索引 470 網路內容 附錄B 圖形處理單元 附錄C 控制器的硬體實現 附錄D RISC指令集體系結構 術語表 擴展閱讀
基於非揮發性記憶體系統之高效能類神經網路的模糊運算策略
為了解決dram容量計算 的問題，作者王韋程 這樣論述：
在傳統計算架構下，類神經網路受到資料大小及效能的嚴格限制，傳統以動態隨機存取記憶體為主的系統遭遇許多問題，包含製程微縮困難、不足的容量空間以及漏電問題。雖然非揮發性記憶體能夠成為解決空間不足的潛在解決方案，其仍將面對到效能問題，特別是源於非對稱性讀寫效能的問題。此外，在非揮發性記憶體能夠真正於現實中被使用於類神經網路應用前，其他的重要疑慮（例如可靠度與耐久度）皆仍待解決。本篇論文將針對運行類神經網路於非揮發性記憶體系統上之設計議題，提出不同觀點的解決方法；明確地說，我們善用類神經網路中模糊運算之特性，並一同將非揮發性記憶體中獨特的特性與操作納入設計考量，旨在實現基於非揮發性記憶體系統之高效能
類神經網路。本論文中之第一部分利用有損失性之寫入操作，藉以模糊地寫入中介資料與權重，旨在解決訓練期的記憶體空間與效能需求；具體而言，本論文將「資料流」和「資料內容」之分析以及類神經網路特性納入考量，並利用「雙重設置操作」，進而提出「資料警覺寫入設計」。本論文中之第二部分旨在解決推論期的效能及語音質量需求，進而提出並利用「資料重塑與量化方法」，藉以實現基於非揮發性記憶體加速器之類比乘加浮點數運算；本論文所提出之資料重塑與量化方法，藉由重塑類神經網路模型中之權重與偏誤值，進而解決縱橫式加速器上之加總電流不精準問題。本論文中之第三部分利用「1.5位元多層單元三維快閃記憶體之智能詢問處理引擎」，以解決
推論期的效能與精準度需求，進而實現基於非揮發性記憶體加速器之數位乘加運算；準確而言，本論文將智能詢問中的模糊運算特性納入考量，並善用三維快閃記憶體之內建操作，進而提出一套「模糊1.5位元多層單元三維快閃記憶體之智能詢問處理引擎設計」。為了評估本論文所提出設計之能力，因而進行一系列之實驗，最終取得令人激賞的結果。