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電腦組成與設計：硬體/軟體介面（原書第5版·RISC-V版·英文版）

為了解決i7 11代的問題，作者（美）戴維·A.帕特森 這樣論述：

本書是經典著作《計算機組成與設計》繼MIPS版、ARM版之後的最新版本，這一版專注於RISC-V，是Patterson和Hennessy的又一力作。RISC-V指令集作為開源架構，是專為雲計算、移動計算以及各類嵌入式系統等現代計算環境設計的架構。本書更加關注後PC時代發生的變革，通過實例、練習等詳細介紹最新計算模式，更新的內容還包括平板電腦、雲基礎設施以及ARM（行動計算裝置）和x86 (雲計算)體系結構。 C H A P T E R S 1 Computer Abstractions and Technology 2 1.1 Introduction 3 1.2 Eight Great

Ideas in Computer Architecture 11 1.3 Below Your Program 13 1.4 Under the Covers 16 1.5 Technologies for Building Processors and Memory 24 1.6 Performance 28 1.7 The Power Wall 40 1.8 The Sea Change: The Switch from Uniprocessors to Multiprocessors 43 1.9 Real Stuff: Benchma the Intel Core i7 46 1.

10 Fallacies and Pitfalls 49 1.11 Concluding Remarks 52 1.12 Historical Perspective and Further Reading 54 1.13 Exercises 54 2 Instructions: Language of the Computer 60 2.1 Introduction 62 2.2 Operations of the Computer Hardware 63 2.3 Operands of the Computer Hardware 67 2.4 Signed and Unsigned Nu

mbers 74 2.5 Representing Instructions in the Computer 81 2.6 Logical Operations 89 2.7 Instructions for M Decisions 92 2.8 Supporting Procedures in Computer Hardware 98 2.9 Communicating with People 108 2.10 RISC-V Addressing for Wide Immediates and Addresses 113 2.11 Parallelism and Instructions:

Synchronization 121 2.12 Translating and Starting a Program 124 2.13 A C Sort Example to Put it All Together 133 2.14 Arrays versus Pointers 141 2.15 Advanced Material: Compiling C and Interpreting Java 144 2.16 Real Stuff: MIPS Instructions 145 2.17 Real Stuff: x86 Instructions 146 2.18 Real Stuff:

The Rest of the RISC-V Instruction Set 155 2.19 Fallacies and Pitfalls 157 2.20 Concluding Remarks 159 2.21 Historical Perspective and Further Reading 162 2.22 Exercises 162 3 Arithmetic for Computers 172 3.1 Introduction 174 3.2 Addition and Subtraction 174 3.3 Multiplication 177 3.4 Division 183

3.5 Floating Point 191 3.6 Parallelism and Computer Arithmetic: Subword Parallelism 216 3.7 Real Stuff: Streaming SIMD Extensions and Advanced Vector Extensions in x86 217 3.8 Going Faster: Subword Parallelism and Matrix Multiply 218 3.9 Fallacies and Pitfalls 222 3.10 Concluding Remarks 225 3.11 H

istorical Perspective and Further Reading 227 3.12 Exercises 227 4 The Processor 234 4.1 Introduction 236 4.2 Logic Design Conventions 240 4.3 Building a Datapath 243 4.4 A Simple Implementation Scheme 251 4.5 An Overview of Pipelining 262 4.6 Pipelined Datapath and Control 276 4.7 Data Hazards: Fo

rwarding versus Stalling 294 4.8 Control Hazards 307 4.9 Exceptions 315 4.10 Parallelism via Instructions 321 4.11 Real Stuff: The ARM Cortex-A53 and Intel Core i7 Pipelines 334 4.12 Going Faster: Instruction-Level Parallelism and Matrix Multiply 342 4.13 Advanced Topic: An Introduction to Digital D

esign Using a Hardware Design Language to Describe and Model a Pipeline and More Pipelining Illustrations 345 4.14 Fallacies and Pitfalls 345 4.15 Concluding Remarks 346 4.16 Historical Perspective and Further Reading 347 4.17 Exercises 347 5 Large and Fast: Exploiting Memory Hierarchy 364 5.1 Intr

oduction 366 5.2 Memory Technologies 370 5.3 The Basics of Caches 375 5.4 Measuring and Improving Cache Performance 390 5.5 Dependable Memory Hierarchy 410 5.6 Virtual Machines 416 5.7 Virtual Memory 419 5.8 A Common Framework for Memory Hierarchy 443 5.9 Using a Finite-State Machine to Control a Si

mple Cache 449 5.10 Parallelism and Memory Hierarchy: Cache Coherence 454 5.11 Parallelism and Memory Hierarchy: Redundant Arrays of Inexpensive Disks 458 5.12 Advanced Material: Implementing Cache Controllers 459 5.13 Real Stuff: The ARM Cortex-A53 and Intel Core i7 Memory Hierarchies 459 5.14 Real

Stuff: The Rest of the RISC-V System and Special Instructions 464 5.15 Going Faster: Cache Blo and Matrix Multiply 465 5.16 Fallacies and Pitfalls 468 5.17 Concluding Remarks 472 5.18 Historical Perspective and Further Reading 473 5.19 Exercises 473 6 Parallel Processors from Client to Cloud 490 6

.1 Introduction 492 6.2 The Difficulty of Creating Parallel Processing Programs 494 6.3 SISD, MIMD, SIMD, SPMD, and Vector 499 6.4 Hardware Multithreading 506 6.5 Multicore and Other Shared Memory Multiprocessors 509 6.6 Introduction to Graphics Processing Units 514 6.7 Clusters, Warehouse Scale Com

puters, and Other Message-Passing Multiprocessors 521 6.8 Introduction to Multiprocessor Network Topologies 526 6.9 Communicating to the Outside World: Cluster Netwo 529 6.10 Multiprocessor Benchmarks and Performance Models 530 6.11 Real Stuff: Benchma and Rooflines of the Intel Core i7 960 and the

NVIDIA Tesla GPU 540 6.12 Going Faster: Multiple Processors and Matrix Multiply 545 6.13 Fallacies and Pitfalls 548 6.14 Concluding Remarks 550 6.15 Historical Perspective and Further Reading 553 6.16 Exercises 553 A P P E N D I X The most beautiful thing we can experience is the mysterious. It

is the source of all true art and science. Albert Einstein, What I Believe, 1930 About This Book We believe that learning in computer science and engineering should reflect the current state of the field, as well as introduce the principles that are shaping computing. We also feel that readers

in every specialty of computing need to appreciate the organizational paradigms that determine the capabilities, performance, energy, and, ultimately, the success of computer systems. Modern computer technology requires professionals of every computing specialty to understand both hardware and so

ftware. The interaction between hardware and software at a variety of levels also offers a framework for understanding the fundamentals of computing. Whether your primary interest is hardware or software, computer science or electrical engineering, the central ideas in computer organization and desi

gn are the same. Thus, our emphasis in this book is to show the relationship between hardware and software and to focus on the concepts that are the basis for current computers. The recent switch from uniprocessor to multicore microprocessors confirmed the soundness of this perspective, given sinc

e the first edition. While programmers could ignore the advice and rely on computer architects, compiler writers, and silicon engineers to make their programs run faster or be more energy-efficient without change, that era is over. For programs to run faster, they must become parallel. While the goa

l of many researchers is to make it possible for programmers to be unaware of the underlying parallel nature of the hardware they are programming, it will take many years to realize this vision. Our view is that for at least the next decade, most programmers are going to have to understand the hardw

are/software interface if they want programs to run efficiently on parallel computers. The audience for this book includes those with little experience in assembly language or logic design who need to understand basic computer organization as well as readers with backgrounds in assembly language a

nd/or logic design who want to learn how to design a computer or understand how a system works and why it performs as it does. About the Other Book Some readers may be familiar with Computer Architecture: A Quantitative Approach, popularly known as Hennessy and Patterson. (This book in turn is o

ften called Patterson and Hennessy.) Our motivation in writing the earlier book was to describe the principles of computer architecture using solid engineering fundamentals and quantitative cost/performance tradeoffs. We used an approach that combined examples and measurements, based on commercial s

ystems, to create realistic design experiences. Our goal was to demonstrate that computer architecture could be learned using quantitative methodologies instead of a descriptive approach. It was intended for the serious computing professional who wanted a detailed understanding of computers. A maj

ority of the readers for this book do not plan to become computer architects. The performance and energy efficiency of future software systems will be dramatically affected, however, by how well software designers understand the basic hardware techniques at work in a system. Thus, compiler writers,

operating system designers, database programmers, and most other software engineers need a firm grounding in the principles presented in this book. Similarly, hardware designers must understand clearly the effects of their work on software applications. Thus, we knew that this book had to be much

more than a subset of the material in Computer Architecture, and the material was extensively revised to match the different audience. We were so happy with the result that the subsequent editions of Computer Architecture were revised to remove most of the introductory material; hence, there is much

less overlap today than with the first editions of both books. Why RISC-V for This Edition? The choice of instruction set architecture is

i7 11代進入發燒排行的影片

結合目標偵測技術與異常活動辨識之 自動視訊監控系統框架設計

為了解決i7 11代的問題，作者王俊曄 這樣論述：

自動視訊監控系統過去以人力為主，是安全巡防人員實地監控區域安全，現在以網路為主，運用數位化網路串連監控設備進行遠端監控，受惠於機器學習的快速發展，自動化視訊監控系統已朝向以智慧為主演進，整合計算機視覺技術來進行異常活動偵測。本論文目的係提出自動視訊監控系統架構以Apache Spark Streaming串流平台為基礎，整合大資料處理與機器學習、深度學習技術以解決異常活動偵測的問題與解高負載問題，並具負載平衡以及即時偵測等效能。使用方法以基礎伺服器核心架構利用 Apache Kafka，連結三台Intel Core i7與1080Ti GPU電腦主機為分散式運算環境，做為伺服節點之間的通訊中

介軟體。使用UCF-Crime資料集作為測試與訓練，還設立了教異常活動的異常場景，異常指數是經過sigmoid所產生，數值範圍0~1，越高分代表越異常，發生異常活動的那瞬間異常值為0.6。實驗結果：網路延遲的實驗中發現兩個Broker可以稍微降低延遲，開啟越多的Topic會提高硬體的負擔，5個Topic的延遲時間相比1個Topic高達4倍左右。開啟多核心可以大幅提高效能，當Topic數量逐漸成長，效能提升幅度也越來越明顯，數據結果證明監控系統能達到低延遲、高吞吐的目標。本研究貢獻有二：1.自動化監控系統能夠做到即時目標偵測。2.運用Kafka降低自動化監控系統的延遲。

計算機組成與設計：硬件/軟件接口（ARM版）

為了解決i7 11代的問題，作者（美）戴維·A.帕特森 這樣論述：

本書由2017年圖靈獎得主Patterson和Hennessy共同撰寫，是電腦體系結構領域的經典教材，強調軟硬體協同設計及其對性能的影響。 本書採用ARMv8體系結構,講解硬體技術、組合語言、電腦算數運算、流水線、記憶體層次結構以及I/O的基本原理。新內容涵蓋平板電腦、雲基礎設施、ARM（行動計算裝置）以及x86（雲計算）體系結構，新實例包括IntelCorei7、ARMCortex-A53以及NVIDIAFermiGPU。本書適合作為高等院校電腦專業的教材，也適合廣大專業技術人員參考。 出版者的話 讚譽 譯者序 前言 作者簡介 第1章　電腦的抽象與技術 1 1.1　引言

1 1.1.1　電腦應用的分類和特點 2 1.1.2　歡迎來到後PC時代 3 1.1.3　你能從本書中學到什麼 4 1.2　電腦體系結構中的8個偉大思想 6 1.2.1　面向摩爾定律的設計 6 1.2.2　使用抽象簡化設計 7 1.2.3　加速大概率事件 7 1.2.4　通過並行提高性能 7 1.2.5　通過流水線提高性能 7 1.2.6　通過預測提高性能 7 1.2.7　記憶體層次結構 7 1.2.8　通過冗餘提高可靠性 7 1.3　程式表像之下 8 1.4　硬體包裝之下 10 1.4.1　顯示器 11 1.4.2　觸控式螢幕 12 1.4.3　打開主機殼 13 1.4.4　資料的安全存儲

15 1.4.5　與其他電腦通信 16 1.5　處理器和記憶體製造技術 17 1.6　性能 20 1.6.1　性能的定義 20 1.6.2　性能的度量 22 1.6.3　CPU的性能及其度量因素 24 1.6.4　指令的性能 24 1.6.5　經典的CPU性能公式 25 1.7　功耗牆 28 1.8　滄海巨變：從單一處理器向多處理器轉變 29 1.9　實例：Intel Core i7基準測試 32 1.9.1　SPEC CPU基準測試程式 32 1.9.2　SPEC功耗基準測試程式 34 1.10　謬誤與陷阱 34 1.11　本章小結 36 1.12　歷史觀點與拓展閱讀 37 1.13　練習

題 38 第2章　指令：電腦的語言 42 2.1　引言 42 2.2　電腦硬體的操作 44 2.3　電腦硬體的運算元 46 2.3.1　記憶體運算元 47 2.3.2　常數或立即數運算元 50 2.4　有符號數和無符號數 51 2.5　電腦中指令的表示 56 2.6　邏輯操作 61 2.7　決策指令 64 2.7.1　迴圈 65 2.7.2　邊界檢查的簡便方法 67 2.7.3　case/switch語句 67 2.8　電腦硬體對過程的支援 68 2.8.1　使用更多的寄存器 69 2.8.2　過程嵌套 71 2.8.3　在棧中為新資料分配空間 73 2.8.4　在堆中為新資料分配空間 74

2.9　人機交互 76 2.10　LEGv8中的寬立即數和地址的定址 79 2.10.1　寬立即數 79 2.10.2　分支中的定址 80 2.10.3　LEGv8定址模式總結 82 2.10.4　機器語言解碼 82 2.11　並行與指令：同步 86 2.12　翻譯並啟動程式 88 2.12.1　編譯器 88 2.12.2　彙編器 89 2.12.3　連結器 90 2.12.4　載入器 92 2.12.5　動態連結程式庫 92 2.12.6　啟動Java程式 94 2.13　綜合實例：C排序程式 95 2.13.1　swap過程 95 2.13.2　sort過程 97 2.14　陣列和指標

101 2.14.1　用陣列實現clear 102 2.14.2　用指針實現clear 102 2.14.3　比較兩個版本的clear 103 2.15　高級主題：編譯C和解釋Java 104 2.16　實例：MIPS指令集 104 2.17　實例：ARMv7（32位元）指令集 105 2.18　實例：x86指令集 106 2.18.1　Intel x86的演進 107 2.18.2　x86寄存器和資料定址模式 108 2.18.3　x86整數操作 110 2.18.4　x86指令編碼 112 2.18.5　x86總結 112 2.19　實例：ARMv8指令集的其他部分 113 2.19.1　

完整的ARMv8整數算術邏輯指令 114 2.19.2　完整的ARMv8整數資料傳輸指令 116 2.19.3　完整的ARMv8分支指令 117 2.20　謬誤與陷阱 118 2.21　本章小結 119 2.22　歷史觀點與拓展閱讀 121 2.23　練習題 121 第3章　電腦的算數運算 128 3.1　引言 128 3.2　加法和減法 128 3.3　乘法 131 3.3.1　順序乘法演算法及硬體 131 3.3.2　有符號乘法 134 3.3.3　更快速的乘法 134 3.3.4　LEGv8中的乘法 134 3.3.5　小結 135 3.4　除法 135 3.4.1　除法演算法及硬體

135 3.4.2　有符號除法 137 3.4.3　更快速的除法 138 3.4.4　LEGv8中的除法 138 3.4.5　小結 139 3.5　浮點運算 140 3.5.1　浮點表示 141 3.5.2　異常和中斷 142 3.5.3　IEEE 754浮點標準 142 3.5.4　浮點加法 145 3.5.5　浮點乘法 148 3.5.6　LEGv8中的浮點指令 150 3.5.7　算術精確性 154 3.5.8　小結 156 3.6　並行與電腦算術：子字並行 157 3.7　實例：x86中的流處理SIMD擴展和高級向量擴展 158 3.8　實例：其他的ARMv8算術指令 160 3.8.

1　完整的ARMv8整數和浮點算術指令 160 3.8.2　完整的ARMv8 SIMD指令 161 3.9　加速：子字並行和矩陣乘法 163 3.10　謬誤與陷阱 166 3.11　本章小結 168 3.12　歷史觀點與拓展閱讀 171 3.13　練習題 171 第4章　處理器 175 4.1　引言 175 4.1.1　一種基本的LEGv8實現 176 4.1.2　實現概述 176 4.2　邏輯設計的一般方法 178 4.3　建立資料通路 180 4.4　一種簡單的實現機制 187 4.4.1　ALU控制 187 4.4.2　主控制單元的設計 188 4.4.3　資料通路的操作 191 4.

4.4　完成控制單元 194 4.4.5　為什麼不使用單週期實現 195 4.5　流水線概述 197 4.5.1　面向流水線的指令集設計 200 4.5.2　流水線冒險 200 4.5.3　流水線概述小結 206 4.6　流水線資料通路及其控制 207 4.6.1　圖形化表示的流水線 215 4.6.2　流水線控制 218 4.7　數據冒險：旁路與阻塞 221 4.8　控制冒險 231 4.8.1　假定分支不發生 231 4.8.2　減少分支延遲 232 4.8.3　動態分支預測 234 4.8.4　流水線小結 236 4.9　異常 236 4.9.1　LEGv8體系結構中的異常處理 237

4.9.2　流水線實現中的異常 238 4.10　指令級並行 241 4.10.1　推測的概念 242 4.10.2　靜態多發射 243 4.10.3　動態多發射 246 4.10.4　動態流水線調度 247 4.10.5　能耗效率與高級流水線 249 4.11　實例：ARM Cortex-A53和Intel Core i7流水線 250 4.11.1　ARM Cortex-A53 251 4.11.2　Intel Core i7 920 253 4.11.3　Intel Core i7 920的性能 255 4.12　加速：指令級並行和矩陣乘法 256 4.13　高級主題：採用硬體設計語言描

述和建模流水線的數位設計技術以及更多流水線示例 258 4.14　謬誤與陷阱 258 4.15　本章小結 259 4.16　歷史觀點與拓展閱讀 260 4.17　練習題 260 第5章　大容量和高速度：開發記憶體層次結構 271 5.1　引言 271 5.2　記憶體技術 275 5.2.1　SRAM技術 275 5.2.2　DRAM技術 275 5.2.3　快閃記憶體 277 5.2.4　磁碟記憶體 277 5.3　cache的基本原理 279 5.3.1　cache訪問 280 5.3.2　cache缺失處理 285 5.3.3　寫操作處理 285 5.3.4　cache實例：Intrin

sity FastMATH處理器 287 5.3.5　小結 289 5.4　cache性能的評估和改進 289 5.4.1　通過更靈活的塊放置策略來減少cache缺失 292 5.4.2　在cache中查找塊 295 5.4.3　替換塊的選擇 296 5.4.4　使用多級cache減少缺失代價 297 5.4.5　通過分塊進行軟體優化 299 5.4.6　小結 303 5.5　可信記憶體層次結構 303 5.5.1　失效的定義 303 5.5.2　糾1檢2漢明碼（SEC/DED） 305 5.6　虛擬機器 308 5.6.1　虛擬機器監視器的要求 309 5.6.2　指令集體系結構（缺乏）對虛

擬機器的支援 309 5.6.3　保護和指令集體系結構 310 5.7　虛擬記憶體 310 5.7.1　頁的存放和查找 313 5.7.2　缺頁故障 315 5.7.3　用於大型虛擬位址的虛擬記憶體 316 5.7.4　關於寫 318 5.7.5　加快位址轉換：TLB 318 5.7.6　Intrinsity FastMATH TLB 319 5.7.7　集成虛擬記憶體、TLB和cache 322 5.7.8　虛擬記憶體中的保護 323 5.7.9　處理TLB缺失和缺頁 324 5.7.10　小結 326 5.8　記憶體層次結構的一般框架 328 5.8.1　問題1：塊放在何處 328 5.8

.2　問題2：如何找到塊 329 5.8.3　問題3：cache缺失時替換哪一塊 330 5.8.4　問題4：寫操作如何處理 330 5.8.5　3C：一種理解記憶體層次結構行為的直觀模型 331 5.9　使用有限狀態機控制簡單的cache 332 5.9.1　一個簡單的cache 333 5.9.2　有限狀態機 333 5.9.3　一個簡單cache控制器的有限狀態機 335 5.10　並行與記憶體層次結構：cache一致性 336 5.10.1　實現一致性的基本方案 337 5.10.2　監聽協議 337 5.11　並行與記憶體層次結構：廉價冗餘磁碟陣列 339 5.12　高級主題：實現c

ache控制器 339 5.13　實例：ARM Cortex-A53和Intel Core i7的記憶體層次結構 339 5.14　實例：ARMv8系統的剩餘部分以及特殊指令 343 5.15　加速：cache分塊和矩陣乘法 345 5.16　謬誤與陷阱 346 5.17　本章小結 349 5.18　歷史觀點與拓展閱讀 350 5.19　練習題 350 第6章　並行處理器：從用戶端到雲 362 6.1　引言 362 6.2　創建並行處理常式的難點 364 6.3　SISD、MIMD、SIMD、SPMD和向量 367 6.3.1　x86中的SIMD：多媒體擴展 368 6.3.2　向量 368

6.3.3　向量與標量 370 6.3.4　向量與多媒體擴展 370 6.4　硬體多執行緒 372 6.5　多核和其他共用記憶體多處理器 375 6.6　圖形處理單元 378 6.6.1　NVIDIA GPU體系結構簡介 379 6.6.2　NVIDIA GPU存儲結構 380 6.6.3　正確理解GPU 381 6.7　集群、倉儲式電腦和其他消息傳遞多處理器 383 6.8　多處理器網路拓撲簡介 386 6.9　與外界通信：集群網路 389 6.10　多處理器基準測試程式和性能模型 389 6.10.1　性能模型 391 6.10.2　Roof?line模型 392 6.10.3　兩代Op

teron的比較 393 6.11　實例：Intel Core i7 960和NVIDIA Tesla GPU的評測及Roof?line模型 396 6.12　加速：多處理器和矩陣乘法 399 6.13　謬誤與陷阱 402 6.14　本章小結 403 6.15　歷史觀點與拓展閱讀 405 6.16　練習題 405 附錄A　邏輯設計基礎 414 索引 470 網路內容 附錄B　圖形處理單元 附錄C　控制器的硬體實現 附錄D　RISC指令集體系結構 術語表 擴展閱讀

Kubeflow分散式機器學習之研究

為了解決i7 11代的問題，作者林威嶔 這樣論述：

機器學習隨著準確度提高，模型深度會越來越深，輸入的數據量也會越來越大，計算量將會大到無法以一台電腦完成計算，因此需要多台電腦進行聯機運算，實現分散式機器學習。Kubernetes自動部屬容器管理軟體則可以將多臺電腦整合為一個集群，而在Kubernetes基礎上開發出的Kubeflow可以以圖形化的介面來進行管理，內部整合Jupyter Notebook、TensorFlow等多種機器學習相關套件。本研究將會以Kubernetes與Kubeflow所搭建的集群為基本環境，容器方面將會使用Docker虛擬容器，並透過Jupyter Notebook以TensorFlow撰寫分散式訓練。研究集群中

以不同速率處理資料的設備能否有效配合，比較在保有相同準確率下，因設備運算速度的差異對整體運算時間所帶來的影響，分析不同設備彼此搭配的有效程度。未來的研究目標是研究出如何提高不同設備彼此搭配的有效程度。最終本論文發現在達到相同準確度下若想縮減訓練時間，異步訓練是優於同步訓練的，且異步訓練若想完成縮減訓練時間的工作，最多只能接受訓練機器之間有近三倍的效能差異。